ID de l'article: 000079262 Type de contenu: Dépannage Dernière révision: 14/05/2014

Pourquoi le kit de développement de systèmes avancés Stratix V ne parvient-il pas à établir une liaison jusqu’à L0 ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif En raison d’une erreur dans les fichiers .pin et Quartus® II(.qsf) schématiques, l’horloge de référence PCI Express® n’est pas affectée aux broches correctes. Cette erreur empêche le lien d’atteindre le L0 et l’énumération du périphérique.
Résolution Veuillez modifier la cession de la broche de refclk à 38/39, à la place de l’broche AH39/AH40 incorrecte. Le périphérique va ensuite lier jusqu’à L0 et énumérer correctement.

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FPGA Stratix® V GX

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