ID de l'article: 000079214 Type de contenu: Dépannage Dernière révision: 23/11/2011

Stratix contrôleur QDR II V et QDR II SRAM avec contrôleur UniPHY et RLDRAM II avec interfaces de mémoire UniPHY peuvent présenter une panne de synchronisation d’écriture

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • Processeur Intel® Nios® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Les interfaces mémoire ciblant Stratix les périphériques V peuvent s’afficher échecs de synchronisation de la durée d’écriture ou de la configuration d’écriture.

    Résolution

    Une solution de contournement pour les interfaces fonctionnant à 400 MHz ou plus lentes est pour activer un séquenceur basé sur Nios II hautes performances au lieu de séquenceur basé sur RTL.

    Produits associés

    Cet article concerne 1 produits

    FPGA Stratix® V

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