ID de l'article: 000079201 Type de contenu: Dépannage Dernière révision: 09/12/2014

Pourquoi est-ce que je vois l’affirmation du bit drv_status_fail lorsque je simule la conception de l’exemple LPDDR2 en mode skip calibration ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif Il est possible que vous voyiez le drv_status_fail signal élevé lorsque vous simulez la conception de l’exemple LPDDR2 en mode de remplacement du calibrage. Le contrôleur LPDDR2 nécessite un réglage à la fenêtre DQS, qui n’est fournie que dans les modes de calibrage rapide et de calibrage complet.
Résolution

La solution consiste à activer le mode d’étalonnage rapide ou de calibrage complet lorsque vous générez l’IP.

Produits associés

Cet article concerne 1 produits

FPGA Cyclone® V E

Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.