En raison d’un problème dans la version 11.1 SP2 du logiciel Quartus® II et les versions précédentes, cette erreur peut être générée au cours de la synthèse si votre code HDL inclut des verticales de chaîne de bits au format VHDL-2008.
Par exemple, le code suivant peut générer l’erreur ci-dessus :
constant CSR : std_logic_vector(4 downto 0) := 5d"0";
Pour contourner ce problème, éviter d’utiliser des chaînes de chaînes de bits VHDL-2008. Par exemple, remplacez le code ci-dessus par :
constant CSR : std_logic_vector(4 downto 0) := “00000”;
Ce problème est résolu à partir de la version 12.0 du logiciel Quartus II.