ID de l'article: 000079139 Type de contenu: Dépannage Dernière révision: 28/02/2014

Pourquoi mon contrôleur BFM PCI Express tiers signale-t-il une erreur de synchronisation TX NE PASSTOS sur le ralenti électrique (TTX-IDLE-SET-TO-IDLE) ?

Environnement

    PCI Express*
    Simulation
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Lors de la simulation de la Altera® IP dure pour PCI Express® en tant que terminaux avec des BFM tiers, une erreur de simulation peut être signalée pendant le temps entre l’envoi de CEOS ET l’entrée au repos électrique.

Un exemple d’erreur BFM de Denali pour ce cas est indiqué ci-dessous :

Erreur *Denali* : @42853200 ps :: Detected[cfg_0_0] (TX) [] PL_TTX_IDLE_SET_TO_IDLE [PCISIG].  [port_0]. TX : l’émetteur a excédé TTX-IDLE-SET-TO-IDLE (20e génération1-interface utilisateur).

Ce problème affecte uniquement la simulation et n’a aucun impact sur le matériel.

La cause initiale est due aux inexactitudes de synchronisation du PMA analogique du modèle de simulation transciever.

Résolution

Modifiez le fichier altera_xcvr_fpll_a10.sv pour ajouter une échelle de temps comme indiqué ci-dessous :

ALTERA_RESERVED_QIS_ES ifdef

.pipe12_elec_idle_delay_val   (3\'b100),

endif

 

3. Enregistrez et recompilez votre simulation

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FPGA Stratix® V GS
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