Comment gérer le timing de l’interface EMAC RGMII sur hpS partie du périphérique SoC ?

Descriptif Dans Cyclone® FPGA SoC V ou Arria® V, le paramètre de synchronisation de transmission Td RGMII (TX_CLK au délai de données de sortie TXD/TX_CTL) est spécifié comme -0,85 à 0,15 ns, ce qui dépasse les spécifications de la norme industrielle. Dans la spécification de l’interface Reduced Gigabit Media Independent Interface (version 2.0), le TskewT (données à la sortie de l’horloge avec une diminution de la vitesse de sortie) avec la même définition que Td est défini comme -500ps à 500ps. Cette violation de synchronisation entraîne un problème d’interconnexion entre l’interface HPS EMAC RGMII et le PHY de certains fournisseurs.
 

Résolution Nous vous recommandons de sélectionner le contrôleur PHY avec possibilité d’ajuster la synchronisation de ses entrées. Par exemple, en sélectionnant PHY série RTL8212 de Realtek, il fournit des broches TXDLY / RXDLY pour ajuster son délai d’entrée/de sortie ; en sélectionnant PHY série KSZ9021 de Mickwig\, il fournit les registres RGMII Pad À la prétation pour ajuster la passation des signaux à l’étape 0.12ns. Ces deux moyens ajoutent un retard supplémentaire aux signaux pour compenser la perte de puissance, ce qui peut éliminer l’erreur de synchronisation dans la carte mère du client.
 
Pour sélectionner ces PHY sans pouvoir ajuster la synchronisation, une logique de colle supplémentaire doit être appliquée à l’interface RGMII, en routant les signaux externes HPS EMAC RGMII vers FPGA côté, ou en comblant en interne le HPS EMAC GMII vers FPGA.