ID de l'article: 000079090 Type de contenu: Dépannage Dernière révision: 27/08/2012

Pourquoi le délai de routage important est-il ajouté à mes chemins d’entrée et de sortie, ce qui entraîne des violations de synchronisation ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif En raison d’un problème dans les versions 12.0 et 12.0 SP1 du logiciel Quartus® II, il est possible que la compensation PLL soit modélisée incorrectement dans le Fitter. Cela peut entraîner un retard important du fil de routage sur les chemins qui traversent des domaines d’horloge tels que les chemins d’entrée et de sortie. Ce problème affecte les conceptions ciblant les périphériques Stratix® V, Arria® V et Cyclone® V.
    Résolution

    Ce problème a été résolu dans la version 12.0 SP2 du logiciel Quartus II. Pour contourner ce problème, passez au logiciel Quartus II version 12.0 SP2.

    Produits associés

    Cet article concerne 14 produits

    FPGA SoC Cyclone® V SX
    FPGA Cyclone® V GT
    FPGA Stratix® V GX
    FPGA Stratix® V GT
    FPGA Cyclone® V GX
    FPGA Stratix® V GS
    FPGA SoC Arria® V SX
    FPGA SoC Cyclone® V ST
    FPGA SoC Arria® V ST
    FPGA Arria® V GX
    FPGA Arria® V GT
    FPGA Cyclone® V E
    FPGA Stratix® V E
    FPGA SoC Cyclone® V SE

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