ID de l'article: 000079080 Type de contenu: Dépannage Dernière révision: 17/10/2011

La compilation peut entraîner des erreurs de simulation Stratix V EDA

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Si vous essayez de compiler une conception ciblant un Stratix Périphérique V, la compilation peut tomber en panne avec l’erreur suivante :

    Error: Unable to generate the EDA simulation netlist files because the Quartus II software does not currently support gate-level simulation for the Stratix V devices.

    Résolution

    Avant de commencer une compilation, éteignez l’auteur de la netlist en procédant aux étapes suivantes :

    1. Dans le menu Affectations, cliquez sur Paramètres.
    2. Dans la liste des catégories, sélectionnez Simulation sous EDA Paramètres de l’outil.
    3. Dans la zone du nom de l’outil, sélectionnez .

    Pour effectuer une simulation de RTL nativelink, après compilation est terminé, sélectionnez votre outil EDA dans le nom de l’outil case de la boîte de dialogue Paramètres EDA.

    Produits associés

    Cet article concerne 1 produits

    FPGA Stratix® V

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    Avertissement

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