ID de l'article: 000078981 Type de contenu: Dépannage Dernière révision: 11/09/2012

Existe-t-il des différences dans la manière dont les fréquences d’atténuation des événements uniques sont spécifiées dans chacun des manuels de la famille de périphériques ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif Oui, la fréquence d’horloge détermine à quelle vitesse le circuit de détection d’erreur peut fonctionner pour le calcul de la vérification de redondance Cyclic (CRC). Pour les périphériques Stratix® II, Cyclone® II, Cyclone III et les périphériques de FPGA précédents, le CRC vérifie la fréquence de l’ensemble du périphérique alors que Stratix III et Stratix IV sont par trame.

 

Par conséquent, dans les périphériques Stratix III et Stratix IV, la spécification sera interprétée comme la fréquence d’horloge permettant au circuit de détection des erreurs de fonctionner à travers la vérification CRC d’une trame. Une fois cette fréquence définie, le circuit vérifiera chaque trame de données à l’aide de la même fréquence d’horloge.

 

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Cet article concerne 3 produits

FPGA Stratix® IV E
FPGA Stratix® III
FPGA Stratix® II GX

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