Vous pouvez satisfaire à l’exigence d’étalonnage de l’émetteur-récepteur Arria® 10 appareils qui exige que l’horloge de référence soit présente au début de la configuration du périphérique en programmant la mémoire non volatile one-time programmable (OTP) d’un périphérique de synthétiseur d’horloge avec une fréquence d’horloge de référence par défaut.
Selon la conception de l’arbre d’horloge, l’horloge de référence serait disponible au début de FPGA configuration et les exigences de calibrage de l’émetteur-récepteur pourraient être respectées. La reprogrammation du synthétiseur d’horloge pour une fréquence différente pendant le mode FPGA utilisateur (peut-être via I2C) peut toujours être possible en fonction du synthétiseur d’horloge que vous utilisez.
La fréquence d’horloge de référence par défaut de l’émetteur-récepteur générée par le synthétiseur d’horloge doit correspondre à la fréquence par défaut attendue par l’émetteur-récepteur IP du périphérique FPGA.