Descriptif
Cette erreur se produit dans le Quartus®Version 3.0 du logiciel II si vous avez effectué une affectation illégale sur un signal qui n’est pas un type de données régence. Dans le langage Verilog, certaines affectations de signal ne peuvent être effectuées que pour régencer les signaux de données, pas les signaux de données filaires. Les versions du logiciel Quartus II inférieures à 3.0 n’ont pas appliqué cette vérification filaire/régence, bien qu’il s’agit d’une application correcte de la langue verilog. Il est donc possible que vous obteniez des erreurs dans la version 3.0 sur les conceptions transmises à la version 2.2 ou inférieure.
Pour éliminer cette erreur, ajoutez une déclaration de registre pour ce signal afin de respecter la norme Verilog HDL.