ID de l'article: 000078919 Type de contenu: Dépannage Dernière révision: 06/08/2015

Lorsque vous utilisez la MAC et PHY Ethernet 40 et 100 Gbit/s à faible latence, est-il possible que le démarrage des signaux de paquets et de fin des signaux de paquets s’affirment tous les deux au cours du même cycle d’horloge ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Oui, lorsque des trames fragmentées ou courtes sont reçues, le MAC et les Intel® FPGA IP PHY à faible latence (l<n>_rx_startofpacket>_rx_startofpacket/dout_sop) et la fin du paquet (l<n>_rx_endofpacket>_rx_endofpacket/dout_eop) dans le même cycle d’horloge .

Résolution

N°1

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