ID de l'article: 000078899 Type de contenu: Dépannage Dernière révision: 15/03/2016

Pourquoi vois-je une erreur lorsque j’accède à mon IP FPGA sur ma conception SoC Arria 10 ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Dans le chargeur de démarrage U-Boot 10 Arria® de la version 15.1.2 de SoC EDS et des versions antérieures, il existe un délai d’expiration du NOC qui est incorrectement activé par la fonction reset_assert_all_bridges. Ce délai peut être atteint si l’IP de l’FPGA est lente à répondre, ce qui entraîne une erreur d’accès.

Résolution

Ce problème devrait être résolu dans la prochaine version de SOC EDS. Un correctif est disponible pour résoudre ce problème avec les versions précédentes ici : https://github.com/altera-opensource/u-boot-socfpga

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FPGA SoC Intel® Arria® 10 GX

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