Errata — Stratix V et Arria V. Problèmes de modèle de synchronisation dans la version 13.0 SP1 du logiciel Quartus II

Les modèles de synchronisation des périphériques Stratix® V et Arria® V sont mis à jour dans la version 13.0 SP1 DP5 du logiciel Quartus® II pour résoudre les problèmes de la version 13.0 SP1.

Lors de la finalisation du modèle de synchronisation des derniers périphériques de 28 nm, Altera des erreurs de réglage du modèle de synchronisation identifiées. Dans le cadre de nos processus d’amélioration continue, Altera vérifié tous les périphériques et constaté que les problèmes affectaient d’autres périphériques. Par conséquent, les modifications apportées au modèle affectent les périphériques dont le timing était « final » dans les versions précédentes du logiciel Quartus II.

Reportez-vous à la section Solutions/solutions ci-dessous pour télécharger le correctif logiciel qui comprend les modifications apportées au modèle de synchronisation, téléchargez un script pour aider à déterminer si votre conception est affectée, et obtenez des instructions sur la façon de relancer l’analyse de synchronisation avec une version mise à jour du logiciel Quartus II.

Problème de modèle Stratix V et Arria V GZ : broche d’entrée sur le chemin d’horloge de référence fPLL

Si une conception ciblant une Stratix V ou Arria périphérique V GZ possède une horloge de référence PLL (fPLL) fractionnelle qui est alimentée directement par une broche d’entrée d’horloge dédiée, le retard d’entrée est mal corrélable. Ce problème affecte le comportement de la conception uniquement si la conception s’appuie sur une relation de synchronisation spécifiée entre la broche d’entrée de l’horloge de référence et le débit fPLL. Les scénarios de synchronisation suivants sont affectés :

• le timing de sortie si un registre de destination se alimente hors puce (sans l’horloge également envoyée hors puce), comme la mesure ou la correction du coût total de possession
• Synchronisation de la configuration d’entrée/réception pour les entrées synchrones régulières ou source cadençées par le fPLL
• synchronisation avec des tampons de zéro retard et les modes de compensation PLL externes

Les autres scénarios d’horloge, comme les suivants, ne sont pas affectés :

• sorties synchrones source, émetteurs-récepteurs, mémoires DDR
• sources et destinations qui utilisent des horloges provenant de la même PLL

Problème de modèle V GX et GT Arria : Routage des chemins Mux et de l’extibilité

Il existe des erreurs de synchronisation liées à des chemins de routage de multiplexeurs extentielles dans Arria les périphériques V GX et GT.

Le chemin de broche à cœur d’E/S manque jusqu’à 1 ns et la chaîne de retard D3 n’est pas correctement analysée. Ce problème concerne uniquement les broches d’usage général qui alimentent directement le FPGA cœur (sans registre des E/S). Le problème n’affecte pas les registres d’E/S, la mémoire DDR, les émetteurs-récepteurs ou d’autres chemins.

Le routage entre le cœur et la mémoire tampon d’horloge périphérique (PCLK) ne prend pas en retard de ~300ps. Ce problème affecte le routage du cœur vers l’entrée PCLK horizontale et verticale, et la sortie PCLK horizontale vers le cœur. Le problème n’affecte pas les broches d’E/S, les chemins TX/RX de l’émetteur-récepteur ou les chemins DPA vers la mémoire tampon d’horloge PCLK.

Arria problème V GX et GT TimeQuest : synchronisation de la polarité de l’horloge dans MLAB

L’Analyseur de synchronisation TimeQuest analyse incorrectement le chemin de synchronisation dans Arria les périphériques V GX et GT lorsqu’il existe une polarité mixte des horloges dans un bloc de mémoire MLAB, comme un registre d’adresses d’écriture positive en périphérie alimentant une mémoire MLAB avec un signal d’horloge d’écriture de périphérie négative.  TimeQuest analyse cette connexion comme un transfert cycle complet lorsqu’il doit s’agir d’un demi-cycle.

Avant de télécharger et d’installer le nouveau logiciel, vous pouvez télécharger le script 13_0_sp1_timing.tcl pour voir si la conception pouvait être affectée, comme décrit ci-dessous.

Pour confirmer si une conception est affectée par ces problèmes de modèle de synchronisation, réynchronisez la conception dans une version patchée du logiciel Quartus II comme décrit ci-dessous.

Si le script ou l’analyse de synchronisation avec un logiciel Quartus II patché montre des violations de la synchronisation, vous devez fermer le timing avec la version mise à jour de Quartus II.  Notez que les modifications ECO peuvent être utilisées dans certains cas pour fermer le timing sans une recompilation complète.

Utiliser le script de synchronisation 13_0_sp1_timing.tcl :

Pour les problèmes Stratix V et Arria V GT, le script prend en charge la version 12.1 SP1 DP7 et une version ultérieure du logiciel Quartus II. Le script indique si les performances de synchronisation de la conception sont affectées par le problème du modèle de synchronisation.  Le script génère des panneaux de rapport afin que vous puissiez afficher les nouveaux chemins de synchronisation défectueux dans le rapport de compilation du projet, dans le dossier Analyseur de synchronisation TimeQuest.

Pour les problèmes de Arria V GT et GZ, le script supporte la version 13.0 SP1 du logiciel Quartus II. Si le script indique que la conception pourrait être affectée par les problèmes, réynchronisez la conception avec le logiciel Quartus II patché pour confirmer que les performances de synchronisation sont affectées.

Pour démarrer le script, exécutez la commande suivante à partir de l’invite de commande dans le répertoire du projet pour la conception compilée :
quartus_sh –t 13_0_sp1_timing.tcl -project [-revision ]

Retiming dans la version mise à jour du logiciel :

Pour obtenir le logiciel Quartus II version 13.0 SP1 DP5 qui comprend le modèle de synchronisation udpates, reportez-vous à la solution suivante : Comment résoudre les problèmes logiciels connus pour les périphériques Stratix V, Arria V et Cyclone V dans la version 13.0 SP1 du logiciel Quartus II ?

Réynchronisez la conception avec la version patchée en suivant ces étapes :

1. Sauvegardez la base de données de conception.
2. Ouvrez la conception dans la version actuelle du logiciel Quartus II et exportez la base de données. Dans le menu Du projet, cliquez sur Base de données d’exportation. Lorsque vous y êtes invité, exportez la base de données vers le répertoire export_db suggéré.
3. Lancez la version du logiciel Quartus II avec le modèle de synchronisation mis à jour.
4. Ouvrez le projet dans la nouvelle version du logiciel Quartus II. Lorsque vous êtes invité à remplacer ou non l’ancienne version de la base de données, cliquez sur Ouiet importez la base de données dans le répertoire export_db.
5. Exécutez l’analyseur de synchronisation TimeQuest sur la conception.
6. Examinez les résultats de synchronisation. En cas de nouvelles défaillances de l’analyse de synchronisation, vous devez fermer le timing avec le nouveau modèle de synchronisation.