ID de l'article: 000078826 Type de contenu: Information et documentation de produit Dernière révision: 24/05/2013

Comment connecter les ports refclk et adjpllin dans le Intel® FPGA IP PLL lors de l’utilisation du chemin de cascade dédié ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • Avalon ALTPLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Il existe deux entrées d’horloge de référence (refclk et adjpllin) lorsque le Intel® FPGA IP PLL est configuré avec l’option PLL Cascade Downstream activée.

     

    Résolution

    Vous devez connecter le signal « Cascade out » en amont au port d’entrée adjpllin et vous pouvez laisser l’entrée refclk non connectée.

    Produits associés

    Cet article concerne 15 produits

    FPGA SoC Cyclone® V SX
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    FPGA Stratix® V GX
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