Descriptif
Pour forcer l’utilisation d’une horloge globale, utilisez le prototype de fonction AHDL suivant (le nom et l’ordre du port s’appliquent également à Verilog HDL) :
FONCTION GLOBALE (entre)
RETOURS (hors) ;
Déclaration des composants VHDL :
COMPOSANT GLOBAL
PORT (a_in : IN STD_LOGIC ;
a_out : OUT STD_LOGIC) ;
COMPOSANT FINAL ;
Le GLOBAL tampon indique qu’un signal doit utiliser une horloge globale, une sortie active, un contrôle de registre ou un signal d’activation de la mémoire. La disponibilité et l’utilisation mondiales du signal dépendent de la famille d’appareils. Reportez-vous aux fiches techniques de la famille d’appareils, disponibles sur la page Web dela documentation Altera , pour plus de détails.