ID de l'article: 000078792 Type de contenu: Dépannage Dernière révision: 27/08/2013

Pourquoi le rapport de synthèse de l’utilisation PLL indique-t-il les valeurs de verrouillage minimales et maximales qui ne correspondent pas à ma fréquence d’horloge d’entrée ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Le résumé de l’utilisation de la PLL montre les valeurs de verrouillage PLL Freq Min et de verrouillage PLL Freq Max qui sont considérées comme la plage de verrous de la PLL.  La fréquence d’entrée doit être entre ces deux valeurs.

    Cependant, en raison d’un problème dans la version 12.0 du logiciel Quartus® II et les versions précédentes, la fréquence d’horloge d’entrée PLL peut être hors de la plage de verrouillage lorsque la PLL est configurée en mode entier.  Cela est dû à l’autorisation de la fréquence PFD invalide pour la paramétration PLL, comme décrit dans la solution connexe ci-dessous.

    Résolution

    Utilisez l’option mode PLL fractionnée dans la mégafunction Altera_PLL.

    Ce problème est résolu dans la version 10.0 du logiciel Quartus II.

    Articles apparentés

    Produits associés

    Cet article concerne 4 produits

    FPGA Stratix® V GX
    FPGA Stratix® V GT
    FPGA Stratix® V GS
    FPGA Stratix® V E

    Vous avez besoin d'aide ?

    Contacter l'assistance

    Avertissement

    1

    Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

    Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.