Pourquoi ai-je le message « Warning: Compensate clock of PLL pll_inst|altpll:altpll_component|pll has been set to extclk1 » (Avertissement : horloge de compensation de la PLL pll_inst|altpll:altpll_component|pll a été définie sur extclk1) l...

1. Le mode de commentaires externe est sélectionné et les ports d’horloge internes (C0-C5) ne sont pas connectés.
2. Extclk1 a plus de ventilateur que le port Extclk0, qui est sélectionné comme horloge pour être rémunéré.

Si les deux conditions sont vraies, la compensation d’horloge externe est déplacée de l’extclk0 à l’extclk1. Cependant, ce changement n’affecte pas la compensation réelle du PLL. Lorsque le PLL est en mode de commentaires externes, la compensation est identique entre les ports extclk quel que soit le port extclk qui est rémunéré.

Le fitter Quartus II déplace incorrectement l’horloge de compensation sans vérifier le mode extfeedback. En conséquence, le logiciel Quartus II sélectionne le port par défaut de clk0 comme étant rémunéré. Comme ce port n’est pas connecté, le logiciel choisit le port possédant le ventilateur le plus élevé (extclk1 a plus de fanout qu’extclk0) pour le compenser et le change à ce port.

Cette configuration sera corrigée dans une version ultérieure du logiciel Quartus II.