Ce problème se produit lorsque le logiciel Quartus® II commençant par la version 6.0 effectue certaines optimisations lors de l’extraction des machines d’état. Le logiciel Quartus II génère des fichiers.fsm (Finite State Machine) pour que le logiciel Conformal interprète l’encodage d’une machine d’état. Les fichiers FSM sont générés avant les optimisations de la machine d’état. Lorsque certaines optimisations d’état se produisent après le fichier FSM, la différence dans le codage automatique d’état entraîne un décalage entre la conception d’or et la conception révisée, ce qui suspend la vérification officielle.
Pour éviter ce problème, désactivation des machines d’état Extract Verilog ou extraire les machines d’état VHDL sous Plus de paramètres dans la page d’analyse et de synthèse de la boîte de dialogue Paramètres. Notez que, selon la conception, désactiver l’extraction d’une machine d’état peut réduire la zone/les performances de synchronisation.