ID de l'article: 000078697 Type de contenu: Dépannage Dernière révision: 30/06/2014

Pourquoi y a-t-il des erreurs de bits lorsque j’effectue une simulation RTL d’un bouclan de série externe sur Stratix périphériques émetteurs-récepteurs V et Arria V ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Il est possible que vous voyiez des erreurs binaires lors d’une simulation RTL d’un boucage en série externe de périphériques émetteurs-récepteurs Stratix® V et Arria® V en raison d’un problème de résolution et d’arrondissement des graphiques Mentor Modelsim®.

Résolution

Pour contourner ce problème, vous devez définir la précision de la simulation sur fs.

Produits associés

Cet article concerne 7 produits

FPGA Stratix® V GX
FPGA Arria® V GT
FPGA Arria® V GX
FPGA Arria® V GZ
FPGA SoC Arria® V SX
FPGA Stratix® V GS
FPGA Stratix® V GT

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