En raison d’un problème dans les versions 12.0 et ultérieures du logiciel Quartus® II, les modèles de simulation du PLL_RECONFIG Intel FPGA IP ne montrent pas avec précision le comportement lorsque le signal mgmt_reset est utilisé. Lorsqu’on l’affirme, le signal mgmt_reset dans la simulation ne parvient pas à rétablir les paramètres de paramètre initial définis avec le fichier de configuration FPGA.
Par exemple, si vous reconfigurez la PLL avec des paramètres invalides, il est possible que le verrou s’efface. Une fois que le contrôleur de reconfiguration n’accepte pas les commandes de mgmt_write , le registre d’état indique un état de occupé et le signal mgmt_waitrequest est signalé. La seule façon de récupérer la PLL de cette condition est d’indiquer le signal mgmt_reset pour restaurer les paramètres PLL d’origine.
La capacité du signal mgmt_reset de restaurer les paramètres d’origine de la PLL n’est actuellement pas incluse dans les modèles de simulation.
Ce problème est résolu à partir de la version 13.0 du logiciel Intel® Quartus® Prime Pro ou Standard Edition .