ID de l'article: 000078675 Type de contenu: Dépannage Dernière révision: 31/12/2014

Ciblage du cœur IP à faible latence 40-100 GbE Stratix périphérique V avec une horloge de référence de 322 MHz et dont la fréquence d’horloge MAC est incorrecte

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • Ethernet
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    L’éditeur de paramètres LL 40-100GbE fournit deux valeurs possibles pour le paramètre de fréquence de référence PHY. Les deux valeurs devrait générer une fréquence clk_rxmac de 312,5 MHz pour les variations 40 GbE et 390,625 MHz pour les variations 100GbE.

    Cependant, dans les variations des cœurs IP avec les propriétés suivantes, la fréquence clk_rxmac est différente :

    • La famille d’appareils cibles est le périphérique Stratix V Famille.
    • Le paramètre de fréquence de référence PHY possède le valeur de 322,265625 MHz.
    Résolution

    Ce problème n’a aucune solution de contournement.

    Ce problème sera résolu dans une version ultérieure de la faible latence Fonction MAC et PHY MegaCore 40 et 100 Gbit/s Ethernet.

    Produits associés

    Cet article concerne 1 produits

    FPGA Stratix® V

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