Non, il n’est pas possible d’effectuer des tests d’analyse des limites sur les broches HPS JTAG. Cependant, les broches d’E/S HPS tbe prennent en charge les tests d’analyse des limites à l’aide des broches JTAG du FPGA. Les fichiers BSDL générés par le logiciel Quartus® II pour les périphériques Cyclone® SoC V comprendront des broches d’E/S HPS qui prennent en charge l’analyse des limites.
Remarque : pour Cyclone SoC V FPGAs, vous devez mettre le HPS et le FPGA sous alimentation pour effectuer un test d’analyse des limites (ESTRH).