ID de l'article: 000078625 Type de contenu: Dépannage Dernière révision: 25/03/2013

Est-il possible d’effectuer des tests d’analyse des limites sur les broches JTAG du système de processeur dur (HPS) ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Non, il n’est pas possible d’effectuer des tests d’analyse des limites sur les broches HPS JTAG. Cependant, les broches d’E/S HPS tbe prennent en charge les tests d’analyse des limites à l’aide des broches JTAG du FPGA. Les fichiers BSDL générés par le logiciel Quartus® II pour les périphériques Cyclone® SoC V comprendront des broches d’E/S HPS qui prennent en charge l’analyse des limites.

Remarque : pour Cyclone SoC V FPGAs, vous devez mettre le HPS et le FPGA sous alimentation pour effectuer un test d’analyse des limites (ESTRH).

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Cet article concerne 3 produits

FPGA SoC Cyclone® V SX
FPGA SoC Cyclone® V ST
FPGA SoC Cyclone® V SE

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