ID de l'article: 000078577 Type de contenu: Information et documentation de produit Dernière révision: 26/02/2016

Comment atteindre une résolution de phase plus fine dans l’IP Altera_PLL si la résolution de calcul automatique n’est pas suffisamment fine, dans Stratix V, Arria V et Cyclone V ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Lors de l’utilisation de l’IP Altera_PLL avec Stratix® V, Arria® les périphériques V et Cyclone® V, le logiciel Quartus® Prime choisit la fréquence de VCO de la PLL en fonction de la fréquence d’entrée et des fréquences de sortie indiquées par l’utilisateur en calculant les valeurs de compteurs M et N appropriés (fvco=fin*M/N). La fréquence du VCO détermine par conséquent la résolution atteignable de l’étape de phase pour les valeurs atteignables de changement de phase (résolution d’étape de phase = fréquence de VCO/8). Cependant, la résolution d’étape de phase peut ne pas être aussi granulaire que souhaitée par l’utilisateur.

Résolution Pour atteindre une résolution plus fine, la fréquence du coût de possession doit être augmentée. Pour ce faire, utilisez l’option « Sortie physique activée » dans l’IP Altera_PLL et saisissez manuellement les valeurs des compteurs M et N pour atteindre la fréquence de VCO souhaitée qui vous permet d’atteindre les fréquences de sortie requises ainsi que la résolution de l’étape de phase.

Une autre méthode consisterait à définir une des horloges de sortie comme très élevées et à laisser cette sortie non connectée. Cela forcerait le coût de possession à une fréquence plus élevée, ce qui donnerait accès à des étapes de transfert de phase plus fines.

Produits associés

Cet article concerne 15 produits

FPGA Stratix® V GS
FPGA Arria® V GZ
FPGA SoC Arria® V SX
FPGA SoC Cyclone® V ST
FPGA SoC Arria® V ST
FPGA Arria® V GX
FPGA Arria® V GT
FPGA Cyclone® V E
FPGA Stratix® V E
FPGA SoC Cyclone® V SE
FPGA SoC Cyclone® V SX
FPGA Cyclone® V GT
FPGA Stratix® V GX
FPGA Cyclone® V GX
FPGA Stratix® V GT

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