RapidIO II IP Core - La compilation de testbench VHDL entraîne une erreur en raison d’une erreur de paramètre et de type de port.

Lorsque vous générez le modèle de simulation VHDL, il existe des paramètres et le type de port des décalages dans l’emballage de haut niveau VHDL. Testbench qui instantanéise le produit le dossier supérieur fournira des erreurs de compilation.

Se départager des ports largeur 1 bit suivants comme std_logic au lieu de std_logic_vector dans l’emballage de haut niveau VHDL :

• csr_external_tm_mode_wr
• csr_external_mtu_wr
• external_illegal_transaction_decode_set
• external_io_error_response_set
• external_message_request_timeout_set
• external_slave_packet_response_timeout_set
• external_unsolicited_response_set
• external_unsupported_transaction_set
• external_illegal_transaction_target_error_set
• external_missing_data_streaming_context_set
• external_open_existing_data_streaming_context_set
• external_long_data_streaming_segment_set
• external_short_data_streaming_segment_set
• external_data_streaming_pdu_length_error_set
• external_capture_ftype_wr
• external_capture_ttype_wr
• external_letter_wr
• external_mbox_wr
• external_msgseg_wr
• external_xmbox_wr

Pour les variantes de la famille de périphériques FPGA série V, modifiez les ports suivants en haut emballage généré au niveau de std_logic_vector(0 downto 0) l’emballage à correspondre avec le port vectoriel SystemVerilog correspondant défini dans le module altera_rapidio2_top:

• pll_locked
• pll_powerdown

Pour l’erreur de décalage du type de paramètre, vous pouvez supprimer le paramètre en toute sécurité SYS_CLK_FREQ dans l’emballage supérieur généré. Le cœur IP ne sera pas plus loin traiter sur ce paramètre.