ID de l'article: 000078496 Type de contenu: Dépannage Dernière révision: 07/10/2013

Il est possible que vous voyiez un message d’erreur lors de la compilation avec le logiciel Quartus® II, si votre mode PLL est en mode de compensation synchrone normal et source qui nécessite un chemin de commentaires GCLK ou RCLK

Environnement

  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Vous pouvez voir le message d’erreur ci-dessous lors de la compilation avec le logiciel Quartus® II, si votre mode PLL est en mode de compensation synchrone normal et source qui nécessite un chemin de commentaires GCLK ou RCLK pour atteindre la relation de phase requise. Si vous ne disposez pas de ressources GCLK ou RCLK insuffisantes, il est possible que vous ne puissiez pas mettre en œuvre le mode de compensation de tous les plL de votre conception.

     

    Erreur (175001) : impossible de placer une PLL fractionnable
    Info (175028) : le nom PLL fractionnel : <nom d’instance PLL > |altera_pll:altera_pll_i|general[0].gpll~FRACTIONAL_PLL
    Error (12349) : le Fitter n’a pas pu acheminer le chemin de rétroaction PLL global pour la PLL fractionnelle. Veuillez consulter l’aide détaillée fournie dans ce message pour obtenir des solutions de contournement possibles

    Résolution

    Pour contourner le problème, déplacez le PLL à un emplacement différent où il y a suffisamment de ressources GCLK ou RCLK, ou changez votre mode de compensation PLL en mode de compensation directe. Reportez-vous au manuel de l’appareil approprié pour obtenir une description des modes de compensation PLL.

    Produits associés

    Cet article concerne 15 produits

    FPGA SoC Cyclone® V SX
    FPGA Cyclone® V GT
    FPGA Stratix® V GX
    FPGA Stratix® V GT
    FPGA Cyclone® V GX
    FPGA Stratix® V GS
    FPGA Arria® V GZ
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    FPGA SoC Cyclone® V ST
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