ID de l'article: 000078453 Type de contenu: Dépannage Dernière révision: 11/09/2012

Pourquoi mon Stratix V PLL simule-t-il incorrectement lors de l’utilisation de modèles créés dans la version 11.1sp2 ou antérieure du logiciel Quartus II ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 11.1 SP2 du logiciel Quartus® II et les modèles de simulation incorrects Stratix® V PLL peuvent entraîner une augmentation de la fréquence de sortie PLL si vous avez au moins deux mégafunctions indépendantes Altera_PLL dans votre testbench.

    Résolution

    Ce problème est résolu à partir de la version 12.0 du logiciel Quartus II.

    Produits associés

    Cet article concerne 4 produits

    FPGA Stratix® V E
    FPGA Stratix® V GS
    FPGA Stratix® V GT
    FPGA Stratix® V GX

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