ID de l'article: 000078306 Type de contenu: Dépannage Dernière révision: 03/11/2014

Pourquoi est-ce que je vois des problèmes de contrainte de synchronisation avec les horloges de sortie tx_clkout et pipe_hclk dans les conceptions Intel® Arria® 10 CONDUITEs ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Les horloges de sortie tx_clkout et pipe_hclk sont incorrectement limitées dans les conceptions PIPE du logiciel Quartus® II version 14.0 Intel® Arria® 10 Edition.

    Résolution

    Pour résoudre ce problème, dans vos contraintes de conception Synopsys de haut niveau (. fichier SDC), procédez comme suit :

    1. Incluez la contrainte de derive_pll_clock dans votre fichier SDC.
    2. Dans une ligne située sous la contrainte de derive_pll_clock, utilisez la contrainte de remove_clock pour supprimer les tx_clkout et les pipe_hclk.
    3. Remplacez ces horloges par leurs interfaces en utilisant la commande create_clock SDC

    Produits associés

    Cet article concerne 3 produits

    FPGA SoC Intel® Arria® 10 GX
    FPGA Intel® Arria® 10 GT
    FPGA Intel® Arria® 10 GX

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