ID de l'article: 000078290 Type de contenu: Dépannage Dernière révision: 29/06/2014

Existe-t-il des problèmes connus lors de la sélection d’une fréquence REFCLK d’entrée dans le PHY à faible latence d’un canal FPGA V GT Stratix® ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Oui, en raison d’un bogue de l’éditeur de paramètres PHY Faible latence, vous pouvez sélectionner les fréquences REFCLK illégales pour Stratix® les périphériques V GT. Les fréquences REFCLK valides sont basées sur un ratio de diviseur de taux de données de 16 ou 20 et doivent également prendre en compte le(max) de la broche F du périphérique REFCLK.

Par exemple, un débit de 25 Gbit/s entraînerait soit par un REFCLK de 781,25 MHz ou de 625 MHz. Comme la fin (max) de la broche REFCLK est de 717 MHz, la seule fréquence REFCLK valide serait de 625 MHz.

Résolution

Ce problème a été résolu dans la version 13.0 du logiciel Quartus® II.

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Cet article concerne 2 produits

FPGA Stratix® V GT
FPGA Stratix® V

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