ID de l'article: 000078246 Type de contenu: Dépannage Dernière révision: 09/07/2014

Pourquoi les guides de l’utilisateur de PCI Express et de l’IP dure v13.1 et antérieurs indiquent-ils que le hip_reconfig_clk ne doit pas dépasser 70 Mhz ?

Environnement

    Édition d'abonnement Intel® Quartus® II
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Descriptif

Les guides de l’utilisateur de l’IP dure Altera® pour PCI Express® pour les périphériques Arria® V GZ, Arria 10 et Stratix® V avaient précédemment des informations incorrectes. La fréquence correcte pour le hip_reconfig_clk peut être de l’ordre de 50 à 125 MHz, il n’y a pas de limitation à 70 MHz.

Ces informations ont été mises à jour dans la version 14.0 des guides de l’utilisateur.

Produits associés

Cet article concerne 7 produits

FPGA et FPGA SoC Intel® Arria® 10
FPGA Stratix® V GX
FPGA Stratix® V GT
FPGA Stratix® V GS
FPGA Intel® Arria® 10 GX
FPGA Intel® Arria® 10 GT
FPGA SoC Intel® Arria® 10 GX

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