ID de l'article: 000078189 Type de contenu: Dépannage Dernière révision: 11/03/2021

Pourquoi ma simulation rtL de l’émetteur-récepteur ne parvient-elle pas à faire valoir rx_is_lockedtodata lors d’un boucage en série interne avec des périphériques Intel® Stratix 10 L/H- Tile, Arria® 10 et Cyclone® 10 GX ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Un signal « x » non défini sur le port de l’émetteur-récepteur rx_serial_data peut entraîner l’échec de l’affirmation du signal rx_is_lockedtodata lors d’une simulation RTL de Intel Stratix 10 L/H-Tile, Arria 10 et Cyclone 10 GX.

    Résolution

    Pour réaliser une simulation RTL du bouc investissement interne de l’émetteur-récepteur, assurez-vous qu’un état défini de « 0 » ou de « 1 » est appliqué à l’émetteur-récepteur rx_serial_data port dans votre testbench. Cela empêche le " x " de se glisser dans le modèle de simulation. Les « 0 » ou « 1 » du port rx_serial_data seront ignorés lorsque le commutateur de boucing interne de l’émetteur-récepteur est activé.

    Produits associés

    Cet article concerne 3 produits

    FPGA et FPGA SoC Intel® Stratix® 10
    FPGA et FPGA SoC Intel® Arria® 10
    FPGA Intel® Cyclone® 10

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