ID de l'article: 000078187 Type de contenu: Dépannage Dernière révision: 11/09/2012

Pourquoi vois-je un comportement inattendu sur les sorties rx_pll_locked de l’émetteur-récepteur Stratix IV GX lorsque le CDR est configuré en mode de verrouillage (LTD) ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif Lorsque le CDR d’émetteur-récepteur Stratix® IV est configuré en mode de verrouillage des données (LTD), le pfD est inactif et le basculement du signal rx_pll_locked de manière aléatoire n’a donc aucune signification.

Produits associés

Cet article concerne 2 produits

FPGA Stratix® IV
FPGA Stratix® II GX

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