ID de l'article: 000078182 Type de contenu: Dépannage Dernière révision: 11/09/2014

La simulation Quartus II NativeLink 13.0 échoue pour les périphériques Stratix V lorsque le vidage de valeur (VCD) est sélectionné

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Dans la version logicielle 13.0 Quartus® II, simulation NativeLink pour Stratix® les appareils V ne permettent pas de vidage de valeur (VCD), mais cette option est selectable dans la fenêtre EDA Tool Settings (Paramètres de l’outil EDA > fenêtre de simulation). Si vous sélectionnez Générer un vidage de valeur (VCD) et compilez banc d’essai, NativeLink génère un fichier .do avec l’extension _run_msim_gate_verilog.do . Ce fichier contient _dump_all_vcd_nodes.tcl lequel provoque une panne de la simulation. Il n’y a pas d’erreur ou de message d’avertissement pour signaler l’erreur.

    Résolution

    Ce problème est résolu dans la version 13.0 Quartus® II pack de services 1.

    Pour compiler votre conception, ne sélectionnez pas Générer de la valeur Changez le script de fichier de vidage (VCD)ou retirez le _dump_all_vcd_nodes.tcl fichier de _run_msim_gate_verilog.do .

    Produits associés

    Cet article concerne 1 produits

    FPGA Stratix® V

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