ID de l'article: 000078129 Type de contenu: Dépannage Dernière révision: 04/03/2014

Pourquoi puis-je voir des erreurs de lecture aléatoire en utilisant un contrôleur SDRAM DDR2 avec un contrôleur SDRAM UniPHY/DDR3 avec UniPHY ou un contrôleur SDRAM LPDDR2 avec UniPHY ?

Environnement

    Édition d'abonnement Intel® Quartus® II
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

En raison d’un problème dans la version 13.0sp1 du logiciel Quartus II et les versions précédentes, la sortie du bloc logique DQS peut entraîner des erreurs de lecture aléatoire.

Les configurations suivantes peuvent être affectées :

  • Arria® V : modèles DDR3 et DDR3L SDRAM fonctionnant sous 450 MHz
  • Arria V : toutes les fréquences de fonctionnement prises en charge pour la SDRAM DDR2/LPDDR2
  • Cyclone® V : toutes les fréquences de fonctionnement prises en charge pour la DDR3/DDR3L/DDR2/LPDDR2 SDRAM
Résolution

Ce problème a été résolu avec la version 13.0sp1 dp5 et une version ultérieure du logiciel Quartus II.

Articles apparentés

Produits associés

Cet article concerne 12 produits

FPGA SoC Arria® V SX
FPGA SoC Cyclone® V ST
FPGA SoC Arria® V ST
FPGA Arria® V GX
FPGA et FPGA SoC Arria® V
FPGA Arria® V GT
FPGA et FPGA SoC Cyclone® V
FPGA SoC Cyclone® V SE
FPGA Cyclone® V E
FPGA SoC Cyclone® V SX
FPGA Cyclone® V GT
FPGA Cyclone® V GX

1

Vous avez besoin d'aide ?

Contacter l'assistance

Avertissement

1

Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c’est la version anglaise qui prévaut. Afficher la version anglaise de cette page.