Arbre d’horloge PHY non piloté par les compteurs de sortie PLL optimaux

Ce problème affecte les DDR2 et DDR3, LPDDR2, QDR II et RLDRAM Produits II.

Interfaces de mémoire externes ciblant Arria les périphériques V dont L’arbre d’horloge PHY n’est pas piloté par les compteurs 0-3 ou les compteurs 14-17 peuvent ne pas respecter le timing.

La solution à ce problème est d’utiliser une affectation QSF pour limiter les compteurs de sortie PLL, comme suit :

Emplacement du compteur set_location_assignment à

Pour trouver l’emplacement du compteur et le signal de sortie suivez ces étapes :

1. Compilez la conception dans le logiciel Quartus II.
2. Trouvez le PLL à l’aide de la liste de recherche ou de netlist Outils de navigateur dans la visionneuse RTL.
3. Ouvrez la conception dans RTL Viewer.
4. Cliquez avec le bouton droit sur l’instance requise GENERIC_PLL et choisissez Localiser dans Chip Planner dans le menu Localiser.
5. Le planificateur de puces affiche un compteur de sortie PLL où se trouve L’instance PLL générique est placée. Sélectionnez le compteur de sortie PLL de voir ses propriétés, modes et valeurs dans la fenêtre Propriétés du nœud.
6. PLL output signal est la valeur pour la totalité nom de la propriété, et la valeur pour la propriété de l’emplacement est le PLL l’emplacement du compteur actuellement utilisé. Trouver la carte souhaitée Emplacement du compteur PLL. L’horloge PHY doit être pilotée par des compteurs 0-3 ou 14-17, qui sont toujours les quatre meilleurs ou les quatre meilleurs compteurs dans le plan de sol, en fonction de l’orientation du FFPLL. Seulement un des deux compteurs peut piloter chaque entrée de l’arbre d’horloge PHY :

Pour obtenir de meilleures performances, l’horloge PHY doit être pilotée par compteurs 0-3 ou compteurs 14-17. Il est possible que vous deviez modifier le fichier sélectionné éléments de FFPLL_* vers PLLOUTPUTCOUNTER_* Voir l’emplacement du compteur PLL pour chaque compteur.

Ce qui suit illustre un exemple de affectation QSF :

set_location_assignment PLLOUTPUTCOUNTER_X81_Y91_N1 -to qdrii_example|dut_if0:if0|dut_if0_pll0:pll0|pll_mem_phy_clk �

Ce problème sera résolu dans une version ultérieure.