Problème critique
Dans les conceptions possédant une adresse et une horloge de commande séparées, le La sortie ODT se lance à partir de l’horloge du système, pas à partir de cette adresse et l’horloge de commande.
Ce problème affecte les configurations suivantes :
- Contrôleur SDRAM DDR2 (pas DDR SDRAM)
- ODT est activé
- La latence CAS est définie à trois
- La conception utilise une adresse et une horloge de commande séparées et non l’horloge par défaut du système
Ce problème n’a aucun impact sur la conception.
Utilisez une latence CAS de quatre, ce qui signifie un cycle supplémentaire de latence de lecture ou utilisez le contrôleur hautes performances SDRAM DDR2, qui utilise la mégafunction ALTMEMPHY pour transférer toutes les adresses et commandes sorties à l’horloge correcte.
Ce problème ne sera pas résolu.