ID de l'article: 000077988 Type de contenu: Dépannage Dernière révision: 15/12/2014

La synthèse échoue avec « Erreur (10170) : erreur de syntaxe HDL Verilog... » pour les conceptions utilisant l’instrumentation de débogage de l’interconnexion Qsys

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Dans la version 14.1 du logiciel Quartus II, la synthèse échoue pour les conceptions utilisant l’instrumentation d’interconnexion Qsys. Le logiciel Quartus II affiche une erreur similaire à ce qui suit :

    Error (10170): Verilog HDL syntax error at _mm_interconnect_0_monitor_m_0_master_gatherer.sv(423) near text "-"
    Résolution

    Vous devez utiliser la version 13.1 ou 14.0 du logiciel Quartus II si vous utilisez l’instrumentation de débogage pour l’interconnexion Qsys. Ce problème sera résolu dans une prochaine version du logiciel.

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