La raison du problème de synchronisation est une grande incertitude concernant l’horloge. Pour minimiser l’incertitude de l’horloge du PLL, vous devez essayer de maximiser la fréquence de VCO et de maintenir également la valeur du compteur M aussi faible que possible. Les valeurs exactes dépendent de la conception et des fréquences acceptables dans le système.
Modifiez la fréquence de l’horloge de référence pll pour obtenir une incertitude d’horloge plus faible pour résoudre le problème de synchronisation.
Par exemple, les modèles de contrôleurS HMC DDR3 utilisent 125 MHz comme horloge de référence. Il est possible que vous obteniez des échecs de synchronisation de configuration/retrait liés au rapport pll_avl_phy_clk. Le rapport M/N counters est de 145/17 et l’incertitude d’horloge de pll_afi_clk à pll_avl_phy_clk est de 0,27 ns.
Lorsque vous changez la fréquence d’horloge de référence à 100 MHz, le rapport M/N counters est de 16/3 et l’incertitude d’horloge est de 0,08 ns. Cela peut résoudre le problème de synchronisation.