Descriptif
Dans le logiciel Quartus® II, si vous utilisez un type d’ensemble pour votre variable d’état dans votre fichier de conception SystemVerilog, il s’agit par défaut d’un type int signé. La synthèse de Quartus II ne reconnaît pas cela comme une machine d’état. Seuls les types non signés sont reconnus comme variables d’état par la synthèse Quartus II.
Résolution
Définissez votre type d’énoum comme un produit non signé, par exemple :
enum int unsigned { S0 = 0, S1 = 2, S2 = 4, S3 = 8 } state;