ID de l'article: 000077845 Type de contenu: Dépannage Dernière révision: 11/09/2012

Pourquoi reçois-je un message d’avertissement lorsque je compile pour les vitesses DDR2 annoncées dans les niveaux de vitesse -7 et -8 Cyclone II FPGAs dans les versions 5.0SP1 et inférieures de Quartus II ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Les versions 5.0SP1 et inférieures de Quartus II afficheront un avertissement si vous dépassez un des paramètres suivants lorsque vous compilez votre conception SSTL18-C1 DDR2 / Cyclone II :


Par exemple, si votre conception C8/ DDR2 Cyclone II est définie pour 125 MHz, l’avertissement suivant est publié : « Avertissement : paramètre de fréquence DQS de 125,0 MHz de broches DQS E/S ddr_dqs[0] devrait être inférieur à 100,0 MHz ».

Les données utilisées pour les limitations Quartus II énumérées ci-dessus étaient des valeurs prédites basées sur Cyclone simulations d’E/S II. Cependant, la caractérisation des E/S Cyclone II a prouvé que SSTL-18 (la norme d’E/S requise pour DDR2) fonctionne au-delà des attentes précédemment définies et utilisées dans Quartus II. À la suite de ces données de caractérisation et d’une analyse détaillée, la limitation DQS Fmax et les spécifications DDR2 publiées seront mises à jour comme suit : Spécification DDR2 mise à jour Limitations Fmax DQS C6 : 167 MHz C7 : 150 MHz C8 : 125 MHz, car la version actuelle de Quartus II ne répernumère que cet avertissement et non comme une erreur, il n’y a pas de solution de contournement nécessaire et vous pouvez cibler les vitesses annoncées de Altera en vous contentant de faire passer cet avertissement particulier lorsque vous ciblez une vitesse système valide ci-dessus.

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