Le port maître de la couche logique des E/S du cœur IP RapidIO II ne signale pas la demande d’écriture après l’effacement du signal d’attente

Le port maître de la couche E/S logique du cœur IP RapidIO II est est sensé mettre en œuvre le protocole maître d’interface Avalon-MM. Cependant le cœur IP n’implémente pas correctement ce protocole. Spécifiquement le iom_rd_wr_write signal de sortie ne se conforme pas la spécification si iom_rd_wr_waitrequest l’entrée le signal est déjà revendiqué au moment où le cœur IP l’affirme initialement le iom_rd_wr_write signal de sortie. Dans ce cas, le Le cœur IP ne désélère pas ce signal même après le iom_rd_wr_waitrequest signal d’entrée est désinséqué.

Selon la spécification du protocole Avalon-MM, le maître doit maintenir le signal de demande d’écriture (iom_rd_wr_write) revendiqué jusqu’à après que l’esclave détecte le iom_rd_wr_waitrequest signal, et ensuite, délassez la demande d’écriture une fois l’écriture terminée. Cependant, avec la mise en œuvre actuelle du cœur IP, le cœur IP reste le demande d’écriture revendiquée même une fois l’écriture terminée. Dans ce cas où le cœur IP ne décolère jamais le signal de demande d’écriture (iom_rd_wr_write). En conséquence, l’esclave Avalon-MM supposera à tort que le Le cœur IP augmente les demandes d’écriture.

Pour plus d’informations sur la spécification Avalon-MM, reportez-vous à à Avalon Caractéristiques de l’interface.

Ce problème n’a aucune solution de contournement.

Ce problème est résolu dans la version 14.1 du cœur IP RapidIO II.