ID de l'article: 000077811 Type de contenu: Information et documentation de produit Dernière révision: 15/04/2014

Comment corriger les violations de synchronisation de la configuration principale lorsque je lie deux contrôleurs de mémoire dure DDR3 du bord supérieur au bord inférieur du périphérique FPGA ?

Environnement

    Logiciel Intel® Quartus® II
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Lorsque vous liez deux contrôleurs de mémoire matérielle (HMC) DDR3 situés sur les bords supérieur et inférieur et que vous utilisez pll_afi_half_clk comme horloge pour le port MPFE, vous pouvez obtenir des violations de synchronisation de la configuration principale entre les chemins bonding_in_* et bonding_out_*.

Bien que l’horloge MPFE soit autorisée à exécuter jusqu’à la moitié de la fréquence du contrôleur de mémoire matérielle, la fréquence d’horloge MPFE maximale dépend des performances de la structure principale. Le chemin d’accès de bonding_out_* à bonding_in_* est acheminé via la structure principale et est trop long, ce qui entraîne une violation de synchronisation.

Résolution

Réduisez la fréquence d’horloge MPFE pour obtenir la fermeture de la synchronisation et augmentez la largeur de données du port MPFE pour conserver la même bande passante sur l’interface mémoire.

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