ID de l'article: 000077798 Type de contenu: Dépannage Dernière révision: 28/06/2018

Quelle est la signification de la tolérance aux couches de bureau SerialLite II dans le Tableau 3-1 du Guide de l’utilisateur du cœur IP SerialLite II (PDF) ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Le fichier Max Deskew (Cycles) du guide de l’utilisateur du noyau IP SerialLite II (PDF) indique la voie maximale permettant à l’émetteur-récepteur d’accepter la voie de détéritification.

Résolution

Par exemple : si la taille de transfert est de 4, la durée maximale de réception acceptée par l’émetteur-récepteur est de 2 tx_coreclock cycles d’horloge. En contraste, si la taille de transfert est de 1, la durée maximale de bureau acceptée par l’émetteur-récepteur est de 14 tx_coreclock cycles d’horloge.

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Cet article concerne 6 produits

FPGA et FPGA SoC Intel® Arria® 10
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