ID de l'article: 000077753 Type de contenu: Dépannage Dernière révision: 10/02/2014

Pourquoi l’assistant de conception ne signale-t-il pas de violation de la règle lorsque ma conception utilise un signal PLL bloqué comme signal de réinitialisation asynchrone ?

Environnement

    Édition d'abonnement Intel® Quartus® II
    Réinitialiser
    PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

En raison d’un problème dans la version 13.1 du logiciel Quartus® II et les versions précédentes, Design Assistant ne signale pas de violation de la règle lorsque le signal bloqué d’un PLL est connecté directement à la réinitialisation asynchrone d’un registre.

Lorsque vous utilisez le signal bloqué d’un PLL comme réinitialisation, synchronisez le signal dans le domaine de l’horloge de destination pour vous assurer une analyse correcte de la synchronisation.

Résolution

Ce problème devrait être résolu dans la prochaine version du logiciel Quartus II.

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