ID de l'article: 000077740 Type de contenu: Dépannage Dernière révision: 27/07/2012

rx_use_coreclk paramètre n’est pas généré correctement pour les mégafunctions 10GBASE-R PHY v12.0 ciblant la famille de périphériques Stratix V

Environnement

    Édition d'abonnement Intel® Quartus® II
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Problème critique

Descriptif

Mégafunctions 10GBASE-R PHY v12.0 ciblant les périphériques Stratix V ne pas générer rx_use_coreclk de paramètres correctement ; le fichier HDL généré ne passe pas le rx_use_coreclk paramètre à l’instance sv_xcvr_10gbaser_nr.

Résolution

Mettez à jour le fichier HDL généré pour passer le paramètre. Fora fichier généré dans System Verilog, ajoutez la ligne commentée dans le exemple ci-dessous :

sv_xcvr_10gbaser_nr #( .num_channels (num_channels ), .operation_mode (operation_mode ), .sys_clk_in_mhz (mgmt_clk_in_mhz ), .ref_clk_freq (ref_clk_freq ), .rx_use_coreclk (rx_use_coreclk ), //add this line .pll_type (pll_type ), .RX_LATADJ (rx_latadj), .TX_LATADJ (tx_latadj) )xv_xcvr_10gbaser_nr_inst(

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