ID de l'article: 000077691 Type de contenu: Information et documentation de produit Dernière révision: 11/09/2012

Combien de cycles DCLK supplémentaires sont nécessaires pour entrer en mode d’initialisation dans Stratix - périphériques série ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Pour entrer en mode d’initialisation dans les périphériques série Stratix®, deux bords descendants supplémentaires sont nécessaires sur DCLK après que le CONF_DONE atteigne un niveau élevé. Cela est nécessaire, que vous utilisiez l’horloge utilisateur (CLKUSR) ou l’horloge d’initialisation interne.

 

 

Produits associés

Cet article concerne 1 produits

FPGA Stratix® III

Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.