En raison du problème dans la version 12.0sp2 du logiciel Quartus® II et les versions ultérieures, vous pouvez faire face à ce problème lors de la simulation si votre conception Qsys dispose d’un contrôleur NiosII et SDRAM et si le vector de réinitialisation est affecté au contrôleur SRAM.
Cela est causé par le modèle de simulation externe , «altera_sdram_partner_module.v» qui a généré par Qsys, le retour de sortie lit les données 1 cycle plus tôt que le paramètre de latence CAS, les données de lecture pour NiosII deviennent également inconnues « x ».
Pour contourner ce problème, utilisez le modèle de mémoire fourni par le fournisseur de périphériques mémoire ou ajoutez un cycle de plus au port de sortie pour lire des données comme ci-dessous.
[altera_sdram_partner_module.v]Langue source
attribuer zs_dq = read_valid ? read_temp : {32{1\'bz}};
Contournement
attribuer zs_dq = read_valid_reg ? read_temp_reg : {32{1\'bz}};
toujours @(posedge clk) commencez
read_temp_reg <= read_temp ;
read_valid_reg <= read_valid ;
Fin
Ce problème devrait être résolu dans une prochaine version du logiciel Quartus II.