ID de l'article: 000077581 Type de contenu: Dépannage Dernière révision: 21/10/2011

La reconfiguration d’une PLL d’unité de multiplicateur d’horloge (CMU) dans une mégafunction ALTGX peut tomber en panne pour Stratix IV GX

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Dans une mégafunction ALTGX, reconfiguration d’un multiplicateur d’horloge (CMU) PLL peut tomber en panne si le PLL CMU lecteurs d’un canal d’émetteur en utilisant un diviseur d’horloge central via X4/XN et soit

    • Le canal de l’émetteur-récepteur est en mode bonded, Ou
    • Le diviseur d’horloge central Use (Utiliser le diviseur d’horloge central) pour piloter l’émetteur canaux utilisant l’option des lignes X4/XN sur la page PLL principale de l’onglet Reconfiguration Settings (Paramètres de reconfiguration) est activé.
    Résolution

    Définissez les affectations d’emplacement pour placer la CMU PLL qui lecteurs un canal d’émetteur-récepteur utilisant un diviseur d’horloge central à l’emplacement PLL CMU0.

    Produits associés

    Cet article concerne 1 produits

    FPGA Stratix® IV

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