ID de l'article: 000077558 Type de contenu: Dépannage Dernière révision: 23/08/2011

Violation du timing de la commande d’entrée de gamme power-down

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Conceptions basées sur ALTMEMPHY créées avec une version des modèles hautes performances (HPC II) antérieur à 11.0, avec l’auto enable L’option de mise hors tension activée, viole le rafraîchissement pour précharger synchronisation des commandes, violation des exigences du JEDEC.

    Ce problème affecte tous les modèles créés dans une version pré-11.0 de HPC II, avec l’option Enable Auto Power Down activée Sur.

    Votre conception ne parvient pas à simuler et ne fonctionne pas dans le matériel.

    Résolution

    Pour répondre aux exigences du JEDEC, suivez les étapes suivantes :

    1. Ouvrez le fichier alt_ddrx_bank_timer.v.
    2. Localisez la commande suivante :
    always @ (*) begin cs_can_power_down [w_cs] = power_saving_enter_ready [w_cs] & chip_idle; end

    et passez à :

    always @ (posedge ctl_clk or negedge ctl_reset_n) begin if (!ctl_reset_n) cs_can_power_down [w_cs] <= 1\'b0; else cs_can_power_down [w_cs] <= power_saving_enter_ready [w_cs] & chip_idle; end

    Ce problème sera résolu dans une version ultérieure.

    Produits associés

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    Circuits programmables Intel®

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