Lorsque vous exécutez des simulations avec le logiciel ModelSim*-Intel FPGA Edition sur l’IP UniPHY DDR3 avec l’exemple testbench ou le fichieret _name>_sim <IP, la simulation peut générer des messages de techniques de techniques très techniques :
Remarque : la fréquence d’entrée de l’instance DLL <IP_name>_example_sim.e0.if0.dll0.dll_wys_m.inst correspond maintenant à la fréquence d’horloge spécifiée.
Avertissement : violation de la fréquence d’entrée sur l’instance DLL <IP_name>_example_sim.e0.if0.dll0.dll_wys_m.inst. La période d’entrée spécifiée est de 2 500 ps, mais elle est réelle de 3 750 ps
et la simulation ne réalise jamais d’étalonnage.
Cela peut se produire avec certaines combinaisons de paramètres de l’éditeur de paramètres DDR3 UniPHY - > paramètres PHY pour « Fréquence d’horloge de la mémoire » et « Fréquence d’horloge de référence PLL ».
Il est dû à un problème d’arrondissement dans le code source de l’horloge IP testbench UniPHY DDR3.
La solution de contournement de l’exemple de conception testbench est la suivante :
Verilog:
Dans le fichier <IP_name>_example_sim.v, pour l’instance pll_ref_clk altera_avalon_clock_source, sur la ligne de code
CLOCK_RATE (x) où x est un changement de valeur de fréquence x pour être la fréquence spécifiée comme paramètres PHY megawizard DDR3 -> « fréquence d’horloge de référence PLL »
VHDL:
- Dans les sous-modules/altera_avalon_clock_source.vhd, changez de ligne :
générique (CLOCK_RATE : entier :=10) ; -- taux par défaut de 10 MHz (100 ns)
À:
générique (CLOCK_RATE : réel :=10.0) ; -- taux par défaut de 10 MHz (100 ns)
- Dans le fichier <IP_name>_example.vhd, changez :
altera_avalon_clock_source est
générique (
CLOCK_RATE : positif := 10
);
port (
clk : hors std_logic - clk
);
altera_avalon_clock_source du composant final ;
À:
altera_avalon_clock_source est
générique (
CLOCK_RATE : réel := 10.0
);
port (
clk : hors std_logic - clk
);
altera_avalon_clock_source du composant final ;
- Dans le fichier <IP_name>_example.vhd, changez la fréquence d’entrée x à la valeur spécifiée dans les paramètres PHY de l’éditeur de paramètres DDR3 - > « fréquence d’horloge de référence PLL ». Par exemple, si la fréquence d’entrée est de 100 MHz, placez 100 pour la valeur de x.
Changement
pll_ref_clk : altera_avalon_clock_source
carte générique (
CLOCK_RATE = > x
)
carte de port (
clk => pll_ref_clk_clk_clk - clk.clk
);
À:
pll_ref_clk : altera_avalon_clock_source
carte générique (
CLOCK_RATE = > « fréquence d’horloge de référence PLL »
)
carte de port (
clk => pll_ref_clk_clk_clk - clk.clk
);
Ce problème est résolu à partir de la version 12.0 du logiciel Quartus® II.